Zestaw instrukcji lub architektura zestawu instrukcji to struktura komputera, która dostarcza komputerowi poleceń w celu prowadzenia komputera w celu przetwarzania danych. Zestaw instrukcji składa się z instrukcji, trybów adresowania, rodzimych typów danych, rejestrów, przerwań, obsługi wyjątków i architektury pamięci. Zestaw instrukcji może być emulowany programowo za pomocą interpretera lub wbudowany w sprzęt procesora. Architekturę zestawu instrukcji można uznać za granicę między oprogramowaniem a sprzętem. Klasyfikacja mikrokontrolerów a mikroprocesory mogą być wykonane w oparciu o architekturę zestawu instrukcji RISC i CISC.

Zestaw instrukcji procesora

“związek między długością fali a częstotliwością światła ”

Zestaw instrukcji określa funkcjonalność procesora, w tym operacje obsługiwane przez procesor, mechanizmy pamięciowe procesora oraz sposób kompilowania programów do procesora.

Co to jest RISC i CISC?

Plik RISC i CISC można rozwinąć w następujący sposób:

RISC reprezentuje komputer ze zredukowanym zestawem instrukcji i
CISC reprezentuje komputer ze złożonym zestawem rozkazów.

Architektura RISC (komputer ze zredukowanym zestawem rozkazów)

Architektura RISC

Plik architektura mikrokontrolera , który wykorzystuje mały i wysoce zoptymalizowany zestaw instrukcji, jest określany jako komputer ze zredukowanym zestawem instrukcji lub po prostu nazywany RISC. Jest również nazywany architekturą LOAD / STORE.

W późnych latach siedemdziesiątych i wczesnych osiemdziesiątych projekty RISC były opracowywane głównie w Stanford, UC-Berkley i IBM. Zespół badawczy John Coke z IBM opracował RISC, zmniejszając liczbę instrukcji wymaganych do przetwarzania obliczeń szybciej niż CISC. Architektura RISC jest szybsza, a chipy wymagane do produkcji architektury RISC są również tańsze w porównaniu do architektury CISC.

Typowe cechy architektury RISC

Technika przetwarzania potokowego RISC polega na jednoczesnym wykonywaniu wielu części lub etapów instrukcji, tak że każda instrukcja na procesorze jest zoptymalizowana. W związku z tym procesory RISC mają zegar na instrukcję jednego cyklu i nazywa się to wykonaniem jednego cyklu.
Optymalizuje korzystanie z rejestru przy większej liczbie rejestrów w RISC i większej liczbie interakcji w pamięci można zapobiec.
Proste tryby adresowania, nawet złożone adresowanie można wykonać za pomocą arytmetyki Operacje logiczne AND / OR .
Upraszcza projekt kompilatora, używając identycznych rejestrów ogólnego przeznaczenia, co pozwala na użycie dowolnego rejestru w dowolnym kontekście.
W celu efektywnego wykorzystania rejestrów i optymalizacji zastosowań rurociągów wymagany jest ograniczony zestaw instrukcji.
Liczba bitów używanych w opkodzie jest zmniejszona.
Ogólnie w RISC jest 32 lub więcej rejestrów.

Zalety architektury procesora RISC

Ze względu na mały zestaw instrukcji RISC, kompilatory języków wysokiego poziomu mogą tworzyć bardziej wydajny kod.
RISC pozwala na swobodę wykorzystania miejsca mikroprocesory ze względu na swoją prostotę.
Zamiast używać stosu, wiele procesorów RISC używa rejestrów do przekazywania argumentów i przechowywania zmiennych lokalnych.
Funkcje RISC używają tylko kilku parametrów, a procesory RISC nie mogą używać instrukcji wywołania i dlatego używają instrukcji o stałej długości, które są łatwe do potokowania.
Szybkość operacji można zmaksymalizować, a czas wykonania można zminimalizować.
Potrzebna jest bardzo mniejsza liczba formatów instrukcji (mniej niż cztery), kilka instrukcji (około 150) i kilka trybów adresowania (mniej niż cztery).

Wady architektury procesora RISC

Wraz ze wzrostem długości instrukcji zwiększa się złożoność wykonywania procesorów RISC ze względu na cykl znaków przypadający na instrukcję.
Wydajność procesorów RISC zależy głównie od kompilatora lub programisty, ponieważ znajomość kompilatora odgrywa główną rolę podczas konwersji kodu CISC na kod RISC, stąd jakość wygenerowanego kodu zależy od kompilatora.
Zmiana harmonogramu kodu CISC na kod RISC, określana jako rozszerzenie kodu, spowoduje zwiększenie rozmiaru. Jakość tego rozszerzenia kodu znowu będzie zależeć od kompilatora, a także od zestawu instrukcji maszyny.
Wadą procesorów RISC jest również pamięć podręczna pierwszego poziomu procesorów RISC, w których procesory te mają duże pamięci podręczne na samym chipie. Do karmienia instrukcji wymagają bardzo szybkie systemy pamięci .

Architektura CISC (Complex Instruction Set Computer)

Głównym celem architektury procesora CISC jest wykonanie zadania przy użyciu mniejszej liczby linii montażowych. W tym celu procesor jest przystosowany do wykonywania szeregu operacji. Złożone instrukcje są również określane jako MULT, które działają banki pamięci komputera bezpośrednio, bez konieczności wykonywania przez kompilator funkcji przechowywania i ładowania.

“jak zrobić woltomierz ”

Architektura CISC

“lub bramka z 3 wejściami ”

Cechy architektury CISC

Aby uprościć architekturę komputera, CISC obsługuje mikroprogramowanie.
CISC ma więcej predefiniowanych instrukcji, co sprawia, że języki wysokiego poziomu są łatwe do zaprojektowania i wdrożenia.
CISC składa się z mniejszej liczby rejestrów i większej liczby trybów adresowania, zwykle od 5 do 20.
Procesor CISC wykonuje instrukcje o różnym czasie cyklu - cykle wielotaktowe.
Ze względu na złożony zestaw instrukcji CISC technika tworzenia potoków jest bardzo trudna.
CISC składa się z większej liczby instrukcji, zwykle od 100 do 250.
Specjalne instrukcje są używane bardzo rzadko.
Operandy w pamięci są obsługiwane przez instrukcje.

Zalety architektury CISC

Każda instrukcja języka maszynowego jest grupowana w instrukcję mikrokodu i odpowiednio wykonywana, a następnie zapisywana w pamięci głównego procesora, określanej jako implementacja mikrokodu.
Ponieważ pamięć mikrokodu jest szybsza niż pamięć główna, zestaw instrukcji mikrokodu można zaimplementować bez znacznego zmniejszenia szybkości w porównaniu z implementacją przewodową.
Cały nowy zestaw instrukcji może być obsługiwany przez modyfikację projektu mikroprogramu.
CISC, liczbę instrukcji potrzebnych do zaimplementowania programu można zmniejszyć, budując bogate zestawy instrukcji, a także można sprawić, że wolna pamięć główna będzie bardziej wydajna.
Ze względu na nadzbiór instrukcji, który składa się ze wszystkich wcześniejszych instrukcji, ułatwia to mikrokodowanie.

Wady CISC

Ilość czasu zegara zajmowanego przez różne instrukcje będzie inna - z tego powodu - wydajność maszyny spada.
Złożoność zestawu instrukcji i sprzęt chipa rosną, ponieważ każda nowa wersja procesora składa się z podzbioru wcześniejszych generacji.
Tylko 20% istniejących instrukcji jest wykorzystywanych podczas typowego zdarzenia programistycznego, mimo że istnieje wiele instrukcji specjalistycznych, które nie są nawet często używane.
Kody warunkowe są ustawiane przez instrukcje CISC jako efekt uboczny każdej instrukcji, która wymaga czasu dla tego ustawienia - i ponieważ kolejna instrukcja zmienia bity kodu warunku - kompilator musi więc sprawdzić bity kodu warunku, zanim to nastąpi.

RISC Vs. CISC

Programista może zapobiec marnotrawieniu cykli, usuwając niepotrzebny kod w RISC, ale użycie kodu CISC prowadzi do marnowania cykli z powodu nieefektywności CISC.
W RISC każda instrukcja jest przeznaczona do wykonania małego zadania, tak że aby wykonać złożone zadanie, używa się razem wielu małych instrukcji, podczas gdy tylko kilka instrukcji jest wymaganych do wykonania tego samego zadania za pomocą CISC - ponieważ jest w stanie wykonać złożone zadanie ponieważ instrukcje są podobne do kodu w wysokim języku.
CISC jest zwykle używany w komputerach, podczas gdy RISC jest używany w smartfonach, tabletach i innych urządzeniach elektronicznych.

Poniższy rysunek przedstawia więcej różnic między RISC i CISC

RISC Vs. CISC

Dlatego w tym artykule omówiono cechy architektur RISC i CISC z zaletami i wadami architektury RISC i CISC procesorów RISC i CISC, a także omówiono różnice między architekturami RISC i CISC z krótkim pomysłem. Aby uzyskać więcej informacji na temat architektur RISC i CISC, zamieść swoje zapytania, komentując poniżej.

Kredyty fotograficzne: